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3nm & Beyond: 台积电、三星和英特尔各有什么规划线路?

来源:电子工程专辑作者: 日期:2021-05-20 浏览:

 
在半导体制作中,3nm工艺是继5nm MOSFET技能之后的下一个工艺节点。全球晶圆制作三巨子(英特尔、三星和台积电)都于2019年宣告了3 nm研制和量产计划。三星的3nm工艺首先选用GAAFET(栅极全绕型场效应晶体管)技能,他们自称为MBCFET(多桥沟道场效应晶体管);而台积电的3nm工艺仍持续运用增强的FinFET(鳍式场效应晶体管)技能,2nm工艺将转向GAAFET结构;英特尔有望于2023年发布依据GAA结构的5nm工艺(功能适当于前两家的3nm工艺)。此外,IBM最近发布的2nm工艺芯片一向就选用跟其7nm和5nm芯片相同的纳米片(nanosheet)结构,也便是业界通称的GAA技能。

 

3nm工艺比赛

 

“3nm”这一术语现已与晶体管的任何实践物理标准(比如栅极长度、金属距离或栅极距离)无关了。它现已成为半导体制作职业运用的一个商业或营销术语,指的是比前代(5nm及之前的工艺)芯片在晶体管密度、运转速度和功耗方面都更为先进的新一代硅半导体制作工艺。例如,台积电声称,与之前的5nm比较,其3nm FinFET芯片在相同的速度下可将功耗下降25%至30%,相同的功耗前提下可将速度进步10%至15%,并将晶体管密度进步约33%。

下面咱们扼要回忆一下3nm工艺的研制和商业化进程:

  • 2016年底,台积电宣告计划建造一个5 nm至3 nm节点晶圆制作厂,许诺出资额约为157亿美元。

  • 2017年,台积电宣告在台湾台南科学园开端建造3纳米半导体制作厂,计划在2023年开端量产3 nm工艺芯片。

  • 2018年头,IMEC和Cadence宣告运用极紫外光刻(EUV)和193 nm浸没光刻技能成功流片3 nm测验芯片。

  • 2019年头,三星提出计划在2021年运用其自研的纳米片(不是纳米线nanowire)MBCFET晶体管结构技能制作3 nm芯片。与7nm比较,这种芯片功能可进步35%,功耗下降50%,面积削减45%。

  • 2019年12月,英特尔宣告于2025年量产3纳米芯片的计划,以及2029年出产1.4 nm的规划。

  • 2020年1月,三星宣告开宣告世界上第一个3纳米GAAFET工艺原型,并声称将在2021年完结量产。

  • 2020年8月,台积电发布其N3 3 nm工艺的细节。这是一种有严重改善的新工艺,而不是对N5 5 nm工艺的迭代晋级。与N5比较,N3可将功能进步10–15%,或将功耗下降25–35%,逻辑密度增至1.7倍。台积电计划在2021年进行危险出产,并在2022年下半年完结量产。

  • 2021年5月,IBM宣告研制出2 nm芯片制作技能,并成功制作出“指甲巨细”的芯片原型,其晶体管数量逾越500亿个。

台积电:2 nm转向GAAFET,与大学联合探究新资料“半金属Bi”

2018年底,台积电董事长刘德音猜测芯片工艺将持续扩展到3 nm和2 nm节点,可是其他半导体专家尚不确认3 nm以下的节点是否可行。台积电于2019年开端研讨2 nm,2020年8月在新竹树立2 nm技能研制实验室,估量本年将投入运营。在台积电从3nm迁移到2nm时,也将从FinFET转向GAAFET晶体管结构。据报导,台积电有望在2023年或2024年进入2 nm危险出产。

台积电的3nm, 2nm及至1nm工艺规划,现在将0.1nm视为“未来计划”,技能道路尚不清晰。(来历:TSMC)

近来台湾和大陆媒体将台积电与台湾大学和MIT联合研制的新式半导体资料“半金属Bi“夸大为”1nm严重打破“,好像压过了IBM本月初发布的2nm芯片。为证明这种“半金属Bi“的特性与未来潜力,ASPENCORE《电子工程专辑》分析师专门研读了5月12日在《天然》科学杂志上刊发的一篇题为《半金属与单分子层半导体间超低触摸电阻》(《Ultralow contact resistance between semimetal and monolayer semiconductors》)文章。

据悉,这一立异的科研效果是由TSMC与国立台湾大学和MIT一起研制出来的。在芯片工艺不断发展的过程中,更低的通流电阻,和更小的导通损耗一向是业界研讨的要点,而金属和半导体界面处的势垒,从根本上决议了触摸电阻和电流传输才能,这也是限制二维半导体功能进步的要害。

单分子层 MoS2场效应管的欧姆触摸和肖特基触摸比较(图源:Nature)

此项研讨效果标明,半金属铋Bi与单分子层二卤代烃(TMDs)半导体资料间的欧姆触摸,其间金属感应空隙态(MIGS)被充沛按捺,TMDs中的简并态在与铋触摸时自发构成。经过这种办法,研讨人员在单层二硫化钼(MoS2)上完结了零肖特基势垒高度、123Ω/um的触摸电阻和1135uA/um的通态电流密度(这两个值分别是有记载以来的最低值和最高值)。

欧姆触摸的原理和晶体结构(图源:Nature)

而且该研讨团队在理论核算和实验验证方面均获得打破性发展,在TSMC成功制作出选用Bi-TMDs技能的10nm一下工艺的晶圆,还为单分子层的TMD FET树立了一个全新的基准,和相同工艺下的硅晶体管进行横向比较得出:在低的欧姆触摸式集成电路大标准微缩晶体管的要害技能,选用铋(Bi)金属资料可以获得现在最大的通流密度和最小的触摸电阻,可满意下一代芯片工艺的技能方针。

国立台湾大学电机系暨光电所吴志毅教授进一步阐明,运用铋为触摸电极的要害结构后,二维资料晶体管的效能不光与硅基半导体适当,又与现在干流的硅基工艺技能兼容,有助于打破摩尔定律的未来极限。虽然现在仍处于研讨阶段,但该效果能为新一代芯片供给省电和高速等长处。

在学术前沿研讨范畴获得新技能打破的一起,台积电在新一代工艺的研制和量产上也在稳步前行。依据台积电的规划,其3nm工厂现已建成,并正在努力进步产值。达观估量台积电将在下一年完结认证和试出产,并在2022年开端大规模量产。据称自研M1芯片的苹果芯片部分也开端与台积电评论3nm芯片的订单事宜,有计划将3nm的M系列用于MacBook和iMac系列电脑,然后占有首发优势。

据《电子时报》报导,台积电最近宣告在2nm工艺方面获得严重内部打破,估量在2023年下半年进行危险试出产,并在2024年投入大规模出产。而针对前几天《天然》的论文和绝缘资料提及到的1nm绝缘层,很大程度上是台积电为了2025年完结1nm危险出产做的提早性研讨。可是也有观念称,现在各家的GAA和三星MCB还有部分结构和工艺流程问题没有解决,完结真实量产和高良率好像还有些路要走。三星和台积电现在的3nm也有产能问题,更何况比3nm杂乱多倍的2nm量产了。

三星:3nm节点首先转向GAAFET结构

三星的5nm并不是一个新工艺节点,而是其7nm渠道的衍生迭代产品。其晶体管密度进步乃至不及台积电的N5,或许也不会高于英特尔的10nm。可是,三星的3nm节点将是一个全新的起点,由于它在业界首先选用MCBFET晶体管结构。该节点现在的方针是2022年进入量产,虽然在标准和密度方面没有太大进步,但它或许会在技能和上市时刻上获得必定的先发优势。

三星首先推出GAAFET与英特尔2011年推出22nm的FinFET相似,其时FinFET的密度与台积电的平面型28nm适当。虽然三星不会具有密度优势,但在市场上首先推出GAAFET技能仍将抢先台积电约三年。三星在2019年宣告计划在十年内出资逾越1000亿美元以赶上台积电,假如其MCBFET技能到达预期,将有助于缩短与台积电的距离。

晶体管结构技能进化图(图源:三星)

依据GAA的FET(GAAFET)有多种形式,大多数研讨都是依据纳米线的GAAFET,它们具有较小的沟道宽度。这些类型的GAAFET一般用于低功耗规划,但很难制作出来。另一种完结方法是使沟道像水平铺放的纸相同,经过添加沟道面积来为功能和标准带来长处。三星称其依据纳米片的GAAFET为多桥沟道FET或MBCFET。

在本月初举办的线上IEEE世界固态电路会议上,三星工程师展现了其MBCFET结构的灵活性如何故极低的电压完结片上存储单元的写入操作,其电压可以下降数百毫伏,然后有或许大大下降未来芯片的功耗。三星电子副总裁Taejoong Song在会议上表明:“业界运用FinFET晶体管已有十年之久,可是在3纳米工艺中,咱们在晶体管四围都运用了栅极包围起来,这种新式晶体管具有高速、低功耗和小标准的长处”。


Song及其团队正在运用这种灵活性来进步下一代SRAM功能。SRAM是一种六晶体管存储单元,首要用作处理器上的高速缓存,它也是逻辑芯片封装最密布的部分之一。三星测验了两种计划来进步SRAM的写入电压裕度,这是切换单元状况所需的最低电压。其意图是下降写入SRAM单元所需的电压,而又不会使该单元变得不稳定,以至于其读取领会外翻转。他们提出的两种计划都运用了纳米片沟道宽带Weff的调理灵活性,特别是相对于上拉晶体管加宽了传输栅极晶体管,该单元的写入电压要比现有结构低230 mv。

三星在其首个3GAE工艺规划中做出了许多许诺,其一是将作业电压从0.75伏下降到0.70伏。三星宣告的整体PPA值也令人形象深入:与7nm比较,3GAE将供给1.35倍的功能,0.5倍的功耗和0.65倍的裸片标准。


三星表明,这些功能数字是依据对频率要求较高的芯片规划运用较大宽度的单元,而对省电更为注重的规划可以运用较小宽度的单元。除了3GAE,三星还泄漏其第二代3nm工艺将称为3GAP,要点是高功能处理才能。3GAP流程将以优化为要点,并运用三星从3GAE中学到的常识。3GAE将于2021年投入危险出产,并有或许在2022年完结量产。

英特尔:2023完结纳米带GAA 5nm,2029年完结1.4nm工艺

在2020年世界VLSI会议上,英特尔CTO Mike Mayberry在其主题讲演中评论了许多新的制作技能,包含从FinFET扩展到GAA,乃至到2D纳米片结构,终究彻底抛弃CMOS。Mayberry博士估量纳米线晶体管可以在五年内完结量产,这将为英特尔指明行进的方向。

英特尔将业界通称的GAA称为纳米带(Nanoribbon),虽然还没有像TSMC和三星那样给出清晰的GAA规划图,但估量新任CEO将加快英特尔追逐TSMC和三星的脚步。虽然10nm工艺再三延迟,英特尔仍深信摩尔定律的持续发展,从FinFET向GAA的转化也许是一个很好的关键。

本年英特尔会发布新的工艺节点(7纳米),2022年推出7+版别,然后是2023的7 ++版别,以及一个全新的工艺节点,据信为5nm。照此揣度,2024将是5+,然后2025是5 ++和3nm。假如如Mayberry博士说的那样,要在5年内完结大批量出产,咱们预期英特尔将在2023-2024年完结5nm的GAA。

在最近举办的IEEE世界电子器件会议(IEDM)上,英特尔展现了一种不同的晶体管堆叠方法:将一对NMOS和PMOS上下堆叠在一起。该计划可有效地将简略CMOS电路的面积削减一半,这意味着未来IC的晶体管密度或许会翻倍。

英特尔工程师首先将这一计划应用于纳米片晶体管结构,并构建了最简略的CMOS逻辑电路--反相器。经过堆叠晶体管并调整互连,这种反相器的面积削减了一半。这一思路是否可行还有待验证,不过其他研讨机构和公司也在寻求堆叠纳米片的规划计划,有的将它们称为互补FET或CFET。比利时研讨机构Imec首先提出了CFET概念,而台湾的研讨人员也发布了一种CFET结构,其间PMOS和NMOS有各自的纳米片。

英特尔发布的未来十年制作道路图。(图片来历:Anandtech)

英特尔将依照每两年一次严重节点晋级的节奏进行。咱们看到2019年推出了10nm(10nm +),本年将发布7nm,2023年发布5nm(将选用GAA结构),2025年发布3nm,2027年发布2nm,到2029年将发布1.4nm。

结语

10年前英特尔首先研制出选用FinFET结构的22nm工艺,但却没能坚持两年更新一代的节奏,逐步被台积电和三星甩在后面了。台积电将FinFET发挥到了极致,也由于专心和经心的投入而赢得苹果和英伟达等业界巨子的信赖。三星一向在追逐,现在掌握住了GAAFET这一新式晶体管结构,能否赶上乃至逾越台积电就看GAA了。

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